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IDT71V65703, IDT71V65903, 256K x 36, 512K x 18, 3.3V Synchronous ZBT? SRAMs with
3.3V I/O, Burst Counter, and Flow-Through Outputs Commercial and Industrial Temperature Ranges
Linear Burst Sequence Table ( LBO =V SS )
Sequence 1
Sequence 2
Sequence 3
Sequence 4
A1
A0
A1
A0
A1
A0
A1
A0
First Address
Second Address
Third Address
0
0
1
0
1
0
0
1
1
1
0
1
1
1
0
0
1
0
1
0
0
1
0
1
Fourth Address
(1)
1
1
0
0
0
1
1
0
NOTE:
1. Upon completion of the Burst sequence the counter wraps around to its initial state and continues counting.
Functional Timing Diagram (1)
5298 tbl 11
CYCLE
n+29
n+30
n+31
n+32
n+33
n+34
n+35
n+36
n+37
CLOCK
ADDRESS
(2)
A29
A30
A31
A32
A33
A34
A35
A36
A37
(A 0 - A 17 )
CONTROL
(2)
C29
C30
C31
C32
C33
C34
C35
C36
C37
(R/ W , ADV/ LD , BW x)
DATA
(2)
D/Q28
D/Q29
D/Q30
D/Q31
D/Q32
D/Q33
D/Q34
D/Q35
D/Q36
I/O [0:31], I/O P[1:4]
NOTES:
5298 drw 03
,
1. This assumes CEN , CE 1 , CE 2 and CE 2 are all true.
2. All Address, Control and Data_In are only required to meet set-up and hold time with respect to the rising edge of clock. Data_Out is valid after a clock-to-data
delay from the rising edge of clock.
10
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